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今天为大家解析中兴FPGA岗最后一部分内容，即判断部分的笔试题，至此中兴FPGA岗的解析就告一段落了。下次，我们将带来泰凌微电子数字电路设计岗的笔试题解析。
36、Verilog HDL各always语句是并行执行的，而且内部是顺序执行的()。
A错误 B正确
解析：本题主要考察了always块内的代码执行方式
always块内部如果有多条语句一般需要加关键字begin...end，关键字begin...end用于将多条语句组成顺序块，只有前面的语句执行完成之后才能执行后面的语句，相当于是括号的作用。在一个always块里连续对一个寄存器两次赋值，输出的结果是最后一次的赋值。所以题干叙述正确。
37、在元件调用语句xor x1(a, b, c, out)中，a, b, c为输入信号，out为输出信号()。
A错误 B正确
解析：本题主要考察了门级原语的自动实例化
Verilog语言提供了一套标准的原语（原语类似最底层的描述方法），例如and，nand，or，xor，nor，not等，他们是该语言的一部分，该元件调用的语句正是一个实例化的异或门原语。在实例化门级原语时，如果直接采用顺序表达让EDA工具自动识别端口的方式，端口列表第一个变量要为输出端口，其后为输入端口。所以题干叙述错误。
38、组合逻辑中不能用锁存器，时序逻辑中可以用锁存器()。
A错误 B正确
解析：本题主要考察了何时使用锁存器的情况
首先只有在组合逻辑always块中，if…else语句中不写else或if…else语句中虽然写else但变量赋值给自己或case语句列举不全且不加default的情况才会产生锁存器。时序逻辑中是不会产生锁存器的。其次是否使用锁存器要看具体的应用场景，而不是一味的否决。所以题干叙述错误。
39、代码中两个常数乘法运算可以直接使用*进行()。
A错误 B正确
解析：本题主要考察了FPGA中运算中资源的使用
在FPGA设计中可以直接使用乘号，如果能用移位的方式实现乘法优先用移位的方式，而除法则不推荐直接使用“/”因为相比于乘法使用“*”除法会占用更多的资源，所以推荐调用IP的方式，可以选择使用LUT资源还是DSP资源，减少逻辑资源的占用，而且输出延迟可以设置。如今综合工具越来越智能，直接用“*”往往综合器综合出来的也是使用乘法器结构，使用DSP资源。所以题干叙述正确。
40、包括参量(parameter)名，文本宏等常量可以用小写字母表示()。
A错误 B正确
解析：本题主要考察了Verilog代码中的一些书写规范
因为Verilog语言是区分大小写的，所以Verilog推荐的设计规范中一般对参数的变量声明、文本宏通常用大写字母表示，参数化的一般都是常量，大写后方便与小写的变量做区分，也方便在调用时的常量值的修改。所以题干叙述正确。
41、在Verilog HDL中，非阻塞赋值语句是始终有效的，即只要等号右边的值一旦发生变化，则等号左边的变量就会发生相应的变化()。
A错误 B正确
解析：本题主要考察了Verilog中阻塞与非阻塞赋值方式的特点
上述描述应该是阻塞赋值的特点。非阻塞赋值在块结束后才能完成这次赋值操作，而所赋的变量值是上一次赋值得到的。所以题干叙述错误。
42、FPGA器件内部寄存器所需的最小建立保持时间和工作时钟频率无关()。
A错误 B正确
解析：本题主要考察了建立保持时间的基本知识
最小建立时间Tsu通常是由寄存器内部结构决定的，而在时序分析过程中的建立时间Tsetup则跟工作频率有关，要区分开这两个概念。所以题干叙述正确。
43、逻辑综合阶段包括语法检查和设计规则检查、网络表提取以及逻辑优化和综合()。
A错误 B正确
解析：本题主要考察了综合的具体实施过程
逻辑综合的行为是将数字电路的RTL描述综合成门级网表，逻辑综合 =翻译 +优化+映射。其中，将RTL翻译成GTECH，Compile进行综合，也就是优化和映射成工艺相关的门级网表。所以题干叙述正确。
44、模块内部信号的声明，reg类型必须要声明，wire类型可以不用声明()。
A错误 B正确
解析：本题主要考察了变量类型的相关知识
reg型变量相当于定义了存储器，用在initial，always过程赋值语句中，但只有当always块表达时序逻辑时定义的reg型变量才会真正生成寄存器。wire型变量用于物理连线，用在assign连续赋值语句中。如果模块内部信号的声明缺省情况下会默认为wire型变量，但此时一定不要忘记定义位宽，否则缺省情况下会默认为1bit，导致设计错误。所以题干叙述正确。
45、I2C接口设计中对外输出的SDA信号只能有或者高阻，不能有其他的情况()。
A错误 B正确
解析：本题主要考察了I2C总线的接口特性
I2C有两根线，分别是SDA（串行数据线）和SCL（串行时钟线），都是双向I/O线，也就是既可以作为输入又可以作为输出的inout类型，所以对外输出SDA信号除了0和高阻态，还会输出高电平的状态。所以题干叙述错误。
END
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