封装技术是半导体制造的关键步骤之一，它涉及将芯片连接到外部电路，并提供保护和散热。封装是一个多层次、复杂的过程，其目标是使芯片能够在各种环境条件下正常工作。从20世纪90年代开始封装技术从传统封装发展为先进封装。在这个阶段，封装技术以球栅阵列封装（BGA）、晶圆级封装（WLP）、芯片级封装（CSP）、晶圆芯片级封装（WLCSP）为代表。自此之后的封装技术统称为先进封装技术。

先进封装发展阶段（数据来源：国金证券）

主流先进封装技术盘点

先进封装（Chiplet）技术是一种将芯片功能分割为多个独立的芯片模块或小片的方法。每个Chiplet模块都具备特定的功能，而这些模块之间通过高速连接互相通信和协作。这种模块化的设计理念，使得多个厂商可以独立设计和生产各自的模块，最后通过集成实现高度定制化和可拓展性的处理器解决方案。此外，先进封装也称为高密度先进封装（HDAP），即采用了先进的设计思路和先进的集成工艺、缩短引线互连长度，对芯片进行系统级封装的重构，并且能有效提高系统功能密度的封装。

为了便于区分，将先进封装分为两大类：基于XY平面延伸的先进封装技术，主要通过RDL进行信号的延伸和互连；基于Z轴延伸的先进封装技术，主要是通过TSV进行信号延伸和互连。

基于XY平面延伸的先进封装技术

这里的XY平面指的是Wafer或者芯片的XY平面，这类封装的鲜明特点就是没有TSV硅通孔，其信号延伸的手段或技术主要通过RDL层来实现，通常没有基板，其RDL布线时是依附在芯片的硅体上，或者在附加的Molding上。因为最终的封装产品没有基板，所以此类封装都比较薄，目前在智能手机中得到广泛的应用。

1．FOWLP

FOWLP (Fan-out Wafer Level Package)是WLP（Wafer Level Package）的一种，因此我们需要先了解WLP晶圆级封装。

在WLP技术出现之前，传统封装工艺步骤主要在裸片切割分片后进行，先对晶圆（Wafer）进行切割分片（Dicing），然后再封装（Packaging）成各种形式。

WLP于2000年左右问世，有两种类型：Fan-in（扇入式）和Fan-Out（扇出式）WLP晶圆级封装和传统封装不同，在封装过程中大部分工艺过程都是对晶圆进行操作，即在晶圆上进行整体封装（Packaging），封装完成后再进行切割分片。

因为封装完成后再进行切割分片，因此，封装后的芯片尺寸和裸芯片几乎一致，因此也被称为CSP（Chip Scale Package）或者WLCSP（Wafer Level Chip Scale Packaging），此类封装符合消费类电子产品轻、小、短、薄化的市场趋势，寄生电容、电感都比较小，并具有低成本、散热佳等优点。

FOWLP，由于要将RDL和Bump引出到裸芯片的外围，因此需要先进行裸芯片晶圆的划片分割，然后将独立的裸芯片重新配置到晶圆工艺中，并以此为基础，通过批量处理、金属化布线互连，形成最终封装。FOWLP封装流程如下图所示。

FOWLP受到很多公司的支持，不同的公司也有不同的命名方法，下图所示为各大公司的提供的FOWLP。

无论是采用Fan-in还是Fan-out，WLP晶圆级封装和PCB的连接都是采用倒装芯片形式，芯片有源面朝下对着印刷电路板，可以实现最短的电路径，这也保证了更高的速度和更少的寄生效应。另一方面，由于采用批量封装，整个晶圆能够实现一次全部封装，成本的降低也是晶圆级封装的另一个推动力量。

2．INFO

InFO技术起源于FOWLP封装。FOWLP封装最早在2009~2010年由Intel提出，仅用于手机基带芯片封装。FOWLP的英文全称为Fan-Out Wafer Level Packaging，简称FOWLP，中文全称为扇出型晶圆级封装，其采取拉线出来的方式，成本相对便宜。FOWLP可以让多种不同裸晶，做成像WLP制程一般埋进去，等于减一层封装，假设放置多颗裸晶，等于省了多层封装，有助于降低客户成本。此时唯一会影响IC成本的因素则为裸晶大小。

相较系统级封装（SiP），扇出型晶圆级封装不仅设计难度低于矽穿孔（Through Silicon Via；TSV）3D IC，且接近2.5D IC概念与相对有助降低成本。2013年起，全球各主要封测厂积极扩充FOWLP产能，主要是为了满足中低价智慧型手机市场，对于成本的严苛要求。FOWLP由于不须使用载板材料，因此可节省近30%封装成本，且封装厚度也更加轻薄，有助于提升晶片商产品竞争力。台积电（TSMC）在扇出型晶圆级封装领域投入并开发了集成扇出型（Integrated Fan-Out, InFO）封装技术，改变了晶圆级封装的市场格局。随着InFO技术的大规模应用，以及嵌入式晶圆级球栅阵列（eWLB）技术的进一步发展，一批新厂商和扇出型晶圆级封装技术可能将进入市场。台积电的扇出型晶圆级封装解决方案被称为InFO，已用于苹果iPhone 7系列手机的A10应用处理器封装，其量产始于2016年。

台积电在2014年宣传InFO技术进入量产准备时，称重布线层（RDL）间距（pitch）更小（如10微米），且封装体厚度更薄。

InFO给予了多个芯片集成封装的空间，比如8mm x 8mm平台可用于射频和无线芯片的封装，15mm x 15mm可用于应用处理器和基带芯片封装，而更大尺寸如25mm x 25mm用于图形处理器和网络等应用的芯片封装。

InFO技术结构

3．FOPLP

FOPLP（Fan-out Panel Level Package）面板级封装，借鉴了FOWLP的思路和技术，但采用了更大的面板，因此可以量产出数倍于 300 毫米硅晶圆芯片的封装产品。

FOPLP技术是FOWLP 技术的延伸，在更大面积的方形载板上进行Fan-Out制程，因此被称为 FOPLP 封装技术，其Panel载板可以采用PCB载板，或者液晶面板用的玻璃载板。

和FOWLP工艺相同，FOPLP 技术可以将封装前后段制程整合进行，可以将其视为一次的封装制程，因此可大幅降低生产与材料等各项成本。下图为FOWLP和FOPLP比较。

FOPLP采用了PCB上的生产技术进行RDL的生产，其线宽、线间距目前均大于10um，采用SMT设备进行芯片和无源器件的贴装，由于其面板面积远大于晶圆面积，因而可以一次封装更多的产品。相对FOWLP，FOPLP具有更大的成本优势。目前，全球各大封装业者包括三星电子、日月光均积极投入到FOPLP 制程技术中。

4．EMIB

EMIB（Embedded Multi-Die Interconnect Bridge）嵌入式多芯片互连桥先进封装技术是由英特尔提出并积极应用的，和前面描述的3种先进封装不同，EMIB是属于有基板类封装，因为EMIB也没有TSV，因此也被划分到基于XY平面延伸的先进封装技术。

EMIB理念跟基于硅中介层的2.5D封装类似，是通过硅片进行局部高密度互连。与传统2.5封装的相比，因为没有TSV，因此EMIB技术具有正常的封装良率、无需额外工艺和设计简单等优点。

传统的SoC芯片，CPU、GPU、内存控制器及IO控制器都只能使用一种工艺制造。采用EMIB技术，CPU、GPU对工艺要求高，可以使用10nm工艺， IO单元、通讯单元可以使用14nm工艺，内存部分则可以使用22nm工艺，采用EMIB先进封装技术可以把三种不同工艺整合到一起成为一个处理器。下图是EMIB示意图。

和硅中介层（interposer）相比，EMIB硅片面积更微小、更灵活、更经济。EMIB封装技术可以根据需要将CPU、IO、GPU甚至FPGA、AI等芯片封装到一起，能够把10nm、14nm、22nm等多种不同工艺的芯片封装在一起做成单一芯片，适应灵活的业务的需求。

通过EMIB方式，KBL-G平台将英特尔酷睿处理器与AMD Radeon RX Vega M GPU整合在一起，同时具备了英特尔处理器强大的计算能力与AMD GPU出色的图形能力，并且还有着极佳的散热体验。这颗芯片创造了历史，也让产品体验达到了一个新的层次。

基于Z轴延伸的先进封装技术

基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，TSV可分为2.5D TSV和3D TSV，通过TSV技术，可以将多个芯片进行垂直堆叠并互连。

在3D TSV技术中，芯片相互靠得很近，所以延迟会更少，此外互连长度的缩短，能减少相关寄生效应，使器件以更高的频率运行，从而转化为性能改进，并更大程度的降低成本。

TSV技术是三维封装的关键技术，包括半导体集成制造商、集成电路制造代工厂、封装代工厂、新兴技术开发商、大学与研究所以及技术联盟等研究机构都对 TSV 的工艺进行了多方面的研发。

此外，需要读者注意，虽然基于Z轴延伸的先进封装技术主要是通过TSV进行信号延伸和互连，但RDL同样是不可或缺的，例如，如果上下层芯片的TSV无法对齐时，就需要通过RDL进行局部互连。

5．CoWoS

CoWoS 是台积电最经典的先进封装技术之一。2011 年至今，台积电的 CoWoS 工艺已经迭代至第五代，期间中介层面积、晶体管数量、内存容量不断扩大。Nvidia、AMD、Broadcom、Marvell等是台积电 CoWoS 工艺的最大客户。

台积电的 InFO 技术是基于 CoWoS 的改进工艺，其将硅中介层替换为 polyamide film 材料，降低了单位成本和封装高度。苹果的 iPhone 7、iPhone 7 Plus 均采用 InFO 封装技术。这也是台积电后续独占苹果 A 系列处理器订单的关键因素。3DFabric 提供从前端到后端完全集成的同构和异构集成。应用平台利用台积电先进的晶圆技术、开放创新平台设计生态系统和 3DFabric 来实现快速改进和上市时间。前端 3D 堆叠技术或 SoIC（集成芯片系统）提供灵活的芯片级小芯片设计和集成。台积电的 CoW（晶圆上芯片）和 WoW（晶圆上晶圆）技术允许堆叠相似和不同的芯片，大大提高芯片间互连密度，同时缩小产品的外形尺寸。

在后端 3D 方面，CoWoS 增加的封装和丰富的技术内容提供了极高的计算性能和高内存带宽，以满足云、数据中心和高端服务器的 HPC需求。除了CoWoS 之外，InFO衍生技术，例如InFO_oS，针对特定HPC应用提供逻辑到逻辑的集成解决方案。

6．HBM

HBM（High-Bandwidth Memory ）高带宽内存，主要针对高端显卡市场。HBM使用了3D TSV和2.5D TSV技术，通过3D TSV把多块内存芯片堆叠在一起，并使用2.5D TSV技术把堆叠内存芯片和GPU在载板上实现互连。下图所示为HBM技术示意图。

HBM目前有三个版本，分别是HBM、HBM2和HBM2E，其带宽分别为128 GBps/Stack、256 GBps/Stack和307 GBps/Stack，最新的HBM3还在研发中。

AMD、NVIDIA和海力士主推的HBM标准，AMD首先在其旗舰显卡首先使用HBM标准，显存带宽可达512 GBps，NVIDIA也紧追其后，使用HBM标准实现1TBps的显存带宽。和DDR5相比，HBM性能提升超过了3倍，但功耗却降低了50%。

7．HMC

HMC(Hybrid Memory Cube)标准由美光主推，目标市场是高端服务器市场，尤其是针对多处理器架构。HMC使用堆叠的DRAM芯片实现更大的内存带宽。另外HMC通过3DIC异质集成技术把内存控制器(memory controller)集成到DRAM堆叠封装里。以往内存控制器都做在处理器里，所以在高端服务器里，当需要使用大量内存模块时，内存控制器的设计非常复杂。现在把内存控制器集成到内存模块内，则内存控制器的设计就大大地简化了。最后，HMC使用高速串行接口(SerDes)来实现高速接口，适合处理器和内存距离较远的情况(例如处理器和内存在两张不同的PCB板上)。

下图所示为HMC技术示意图。

对比HBM和HMC可以看出，两者很相似，都是将DRAM芯片堆叠并通过3D TSV互连，并且其下方都有逻辑控制芯片，两者的不同在于：HBM通过Interposer和GPU互连，而HMC则是直接安装在Substrate上，中间缺少了Interposer和2.5D TSV。

在HMC堆叠中，3D TSV的直径约为5~6um，数量超过了2000+，DRAM芯片通常减薄到50um，之间通过20um的MicroBump将芯片相连。

以往内存控制器都做在处理器里，所以在高端服务器里，当需要使用大量内存模块时，内存控制器的设计非常复杂。现在把内存控制器集成到内存模块内，则内存控制器的设计就大大地简化了。此外，HMC使用高速串行接口（SerDes）来实现高速接口，适合处理器和内存距离较远的情况。

8．Wide-IO

Wide-IO（Wide Input Output）宽带输入输出技术由三星主推，目前已经到了第二代，可以实现最多512bit的内存接口位宽，内存接口操作频率最高可达1GHz，总的内存带宽可达68GBps，是DDR4接口带宽（34GBps）的两倍。

Wide-IO通过将Memory芯片堆叠在Logic芯片上来实现，Memory芯片通过3D TSV和Logic芯片及基板相连接，如下图所示。

Wide-IO具备TSV架构的垂直堆叠封装优势，有助打造兼具速度、容量与功率特性的移动存储器，满足智慧型手机、平板电脑、掌上型游戏机等行动装置的需求，其主要目标市场是要求低功耗的移动设备。

9．Foveros

除了前面介绍过的EMIB先进封装之外，Intel还推出了Foveros有源板载技术。在Intel的技术介绍中，Foveros被称作3D Face to Face Chip Stack for heterogeneous integration，三维面对面异构集成芯片堆叠。

EMIB与Foveros的区别在于前者是2D封装技术，而后者则是3D堆叠封装技术，与2D的EMIB封装方式相比，Foveros更适用于小尺寸产品或对内存带宽要求更高的产品。其实EMIB和Foveros在芯片性能、功能方面的差异不大，都是将不同规格、不同功能的芯片集成在一起来发挥不同的作用。不过在体积、功耗等方面，Foveros 3D堆叠的优势就显现了出来。Foveros每比特传输的数据的功率非常低，Foveros技术要处理的是Bump间距减小、密度增大以及芯片堆叠技术。

下图所示是 Foveros 3D封装技术示意图。

首款Foveros 3D堆叠设计的主板芯片LakeField，它集成了10nm Ice Lake处理器以及22nm核心，具备完整的PC功能，但体积只有几枚美分硬币大小。

虽说Foveros是更为先进的3D封装技术，但它与EMIB之间并非取代关系，英特尔在后续的制造中会将二者结合起来使用。

10．Co-EMIB（Foveros + EMIB）

Co-EMIB是EMIB和Foveros的综合体，EMIB主要是负责横向的连结，让不同内核的芯片像拼图一样拼接起来，而Foveros则是纵向堆栈，就好像盖高楼一样，每层楼都可以有完全不同的设计，比如说一层为健身房，二层当写字楼，三层作公寓。

将EMIB和Foveros合并起来的封装技术被称作Co-EMIB，是可以具有弹性更高的芯片制造方法，可以让芯片在堆叠的同时继续横向拼接。因此，该技术可以将多个3D Foveros芯片通过EMIB拼接在一起，以制造更大的芯片系统。下图是Co-EMIB技术示意图。

Co-EMIB封装技术能提供堪比单片的性能，达成这个技术的关键，就是ODI（Omni-Directional Interconnect）全向互连技术。ODI具有两种不同型态，除了打通不同层的电梯型态连接外，也有连通不同立体结构的天桥，以及层之间的夹层，让不同的芯片组合可以有极高的弹性。ODI封装技术可以让芯片既实现水平互连，又可以实现垂直互连。

Co-EMIB通过全新的3D + 2D封装方式，将芯片设计思维也从过去的平面拼图，变成堆积木。因此，除了量子计算等革命性的全新计算架构外，CO-EMIB可以说是在维持并延续现有计算架构与生态的最佳作法。

11．SoIC

SoIC也称为TSMC-SoIC，是台积电提出的一项新技术——集成片上系统（System-on-Integrated-Chips），预计在2021年，台积电的SoIC技术就将进行量产。

究竟什么是SoIC？所谓SoIC是一种创新的多芯片堆栈技术，能对10纳米以下的制程进行晶圆级的集成。该技术最鲜明的特点是没有凸点（no-Bump）的键合结构，因此具有有更高的集成密度和更佳的运行性能。

SoIC包含CoW（Chip-on-wafer）和WoW（Wafer-on-wafer）两种技术形态，从TSMC的描述来看，SoIC就一种WoW晶圆对晶圆或CoW芯片对晶圆的直接键合（Bonding）技术，属于Front-End 3D技术（FE 3D）,而前面提到的InFO和CoWoS则属于Back-End 3D技术（BE 3D）。TSMC和Siemens EDA（Mentor）就SoIC技术进行合作，推出了相关的设计与验证工具。

下图是3D IC和SoIC集成的比较。

具体的说，SoIC和3D IC的制程有些类似，SoIC的关键就在于实现没有凸点的接合结构，并且其TSV的密度也比传统的3D IC密度更高，直接通过极微小的TSV来实现多层芯片之间的互联。如上图所示是3D IC和SoIC两者中TSV密度和Bump尺寸的比较。可以看出，SoIC的TSV密度要远远高于3D IC，同时其芯片间的互联也采用no-Bump的直接键合技术，芯片间距更小，集成密度更高，因而其产品也比传统的3D IC有更高的功能密度。

12．X-Cube

将芯片从2D平铺封装改成3D立体式堆叠式封装已经成为目前半导体业界的共识，这种在第三维度上进行拓展的封装技术能够有效降低整个芯片的面积，提升集成度。目前业界领头羊都在3D封装技术上面努力着，前有台积电的CoWoS（实际上是2.5D），后有Intel的Foveros，而三星自家的3D封装技术就名为X-Cube。

X-Cube的全称是eXtended-Cube，意为拓展的立方体。在Die之间的互联上面，它使用的是成熟的TSV工艺，即硅穿孔工艺。目前三星自己的X-Cube测试芯片已经能够做到将SRAM层堆叠在逻辑层之上，通过TSV进行互联，制程是他们自家的7nm EUV工艺。三星表示这样可以将SRAM与逻辑部分分离，更易于扩展SRAM的容量。另外，3D封装缩短了Die之间的信号距离，能够提升数据传输速度并提高能效。

X-Cube可灵活应用于未来芯片之上，包括5G、AI和高性能计算等领域的芯片均可使用该技术。三星表示X-Cube已经在自家的7nm和5nm制程上面通过了验证，计划和无晶圆厂的芯片设计公司继续合作，推进3D封装工艺在下一代高性能应用中的部署。

X-Cube技术大幅缩短了芯片间的信号传输距离，提高数据传输速度，降低功耗，并且还可以按客户需求定制内存带宽及密度。

2021年5月，三星宣布下一代2.5D封装技术Interposer-Cube4（I-Cube4）即将面世，可将一个或多个Logic Chip和多个高带宽内存芯片（HBM）使用硅中介层，从而使多个芯片排列封装在一个芯片里。

到了2021年11月，三星又推出了全新2.5D封装解决方案H-Cube（Hybrid Substrate Cube，混合基板封装），专用于需要高性能和大面积封装技术的HPC、人工智能、数据中心和网络产品等领域。

三星电子透露，H-Cube技术是由三星晶圆代工厂和Amkor Technology公司联合开发，采用在高端ABF基板上叠加大面积的HDI基板的结构，通过将连接芯片和基板的焊锡球间距缩短35%，缩小ABF基板的尺寸，同时在ABF基板下添加HDI基板以确保与系统板的连接，从而进一步实现更大的2.5D封装。

哪些芯片厂商投资了

近年来，传统的芯片制造技术在物理极限和成本上升的压力下，逐渐遭遇了瓶颈。为了突破这一困境，芯片制造商纷纷将目光投向了先进封装技术，并为此投入巨额资金。

4月15日，三星宣布在美国得克萨斯州投资400亿美元建设“先进芯片封装”工厂，这一举措旨在加强美国在本土制造尖端AI芯片的能力，体现了先进封装在半导体供应链中的重要地位。据悉，三星已经成立了先进封装业务团队，并致力于增强先进封装代工能力。据报道指出，三星正在导入混合键合技术，并计划将其应用于下一代X-Cube和SAINT等先进封装中。

除了三星，已有多家芯片巨头也在投资先进封装技术。

据外媒报道，近日SK海力士计划在美国印第安纳州投资40亿美元建设一座先进的芯片封装厂，以提升其在高带宽记忆体(HBM)等关键领域的制造能力，该工厂预期将在2028年投入生产。这一举措是SK海力士扩展其在美国业务的重要一步，并凸显了封装工艺在HBM生产中的重要性。对于SK海力士而言，此次投资将有助于提升其在半导体存储器领域的竞争力，尤其是在固态硬盘(SSD)和高性能计算(HPC)市场。

台积电在先进封装领域也有大量投资。目前，它正在扩大晶圆基片芯片(CoWoS)的先进封装产能，以满足市场对高性能芯片的需求。据悉，台积电计划在台湾省嘉义科学园区投资超过5000亿新台币，扩建六座新厂以扩充CoWoS先进封装产能，并考虑将技术引入日本。此外，台积电还发布了与苹果公司合作的新型集成扇出型封装技术，该技术有助于提升芯片性能并消除对更厚基础层的需求。受AI需求增长、CoWoS技术需求、客户订单增加、库存恢复健康及长期战略规划推动。台积电已多次释放产能扩建消息，先进封装热潮也带动设备厂商业绩增长。

今年1月，英特尔位于美国新墨西哥州里奥兰乔的Fab 9工厂开始投入运营，专门用于生产先进的半导体封装技术，其中包括其突破性的3D封装技术Foveros。这一技术为组合针对功耗、性能进行优化的多个芯片提供了灵活的选择和成本效益，使英特尔能够集成不同的计算芯片，优化成本和能效。英特尔表示，随着半导体行业进入在封装中使用多个“小芯片”的异构时代,Foveros和EMIB(嵌入式多芯片互连桥)等先进封装技术为英特尔2030年前实现单个芯片封装达到1万亿个晶体管发目标，提供了更快、更具成本效益的途径。

此外，英特尔还宣布将投资超过70亿美元在马来西亚建造一家新的芯片封装和测试工厂，以扩大在该国的半导体生产。这一投资将进一步强化英特尔在全球半导体封装领域的地位，并推动其技术创新和业务发展。

除了上述提到的芯片巨头，一些国内厂商也在积极投资和发展先进封装技术。

例如长电科技，已经开发了2.5D/3D封装、晶圆级封装（WLP）、堆叠封装（PoP）等先进封装技术。今年2月还在其官微宣布，旗下控股公司长电科技汽车电子(上海)有限公司获国家集成电路产业投资基金二期、上海国有资产经营有限公司、上海集成电路产业投资基金(二期)等股东签署的增资44亿元，全力支持长电科技在上海临港加速建设公司首座大规模生产车规级芯片成品的先进封装基地，服务国内外汽车电子领域客户和行业合作伙伴。

通富微电，唯一得到大基金一期和二期共同投资的封测企业。除了掌握2.5D/3D封装等技术外，还在收购了AMD两大封测厂后与其深度绑定，后者是目前先进封装的最大客户之一。

根据Yole Intelligence的预测，到2025年，先进封装的收入将超过传统封装。目前，人工智能（AI）、高性能计算、数据中心、自动驾驶汽车、5G都有先进封装的身影，应用领域逐渐扩大，各大厂商摩拳擦掌地为AI浪潮积极地做准备，一场先进封装技术竞赛已然拉开了帷幕。

为何芯片巨头纷纷投资“先进封装”？